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高速長度調諧中的引腳封裝延遲和過孔延遲
高速長度調諧中的引腳封裝延遲和過孔延遲
看看集成電路封裝的內部，您會發現許多導線連接到半導體芯片和組件邊緣的焊盤上。在電子世界中，信號需要在到達 PCB 跡線之前穿過這些焊線和焊盤。當您環顧 IC 的邊緣時，這些鍵合線都有不同的長度，它們會導致不同程度的延遲并導致信號偏移。
過孔還可以在任何互連上引起一些延遲，這是過孔長度、電感和電容的函數。通孔上的信號行為很難用分析方法描述，尤其是當您開始查看互連邊緣的更高頻率和瞬逝耦合時。通過一些簡單的信息，您可以補償 PCB 互連中的引腳封裝延遲和過孔延遲。
長度調整中的引腳封裝延遲
所有信號，無論是電信號還是光信號，都以有限的速度傳播。這意味著信號必須穿越的互連的任何部分都會產生一些傳播時間。集成電路中的焊線、BGA 組件上的焊球、通孔組件上的引腳以及任何其他將走線和半導體芯片分開的金屬片都需要一些時間來穿越，您的設計應該考慮到這種延遲在長度匹配期間。
引腳封裝延遲是信號穿過元件的焊盤和鍵合線所需的時間。名副其實的 IC 制造商會對此進行測量并在組件數據表中提供延遲值；這些延遲通常在數十或數百皮秒的數量級。例如，某些 Xilinx FPGA 中的引腳封裝延遲可能在 80 到 160 ps 之間變化。
你可能會問：為什么我們需要擔心這個？簡單的答案是在長度調諧高速信號時應包括任何走線長度不匹配，以防止歪斜。并行數據之間的確切偏斜限制將根據您的設計和信號標準而有所不同，并且必須使用長度匹配來確保信號到達這些限制范圍內。為了抑制共模噪聲，在差分對的長度匹配中考慮所有偏斜源尤為重要。
這些鍵合線和寄生參數的長度變化會導致引腳封裝延遲的變化。
對于相對較慢的信號（>1 ns 上升時間）和較慢的數據速率（<500 MHz），您可能不需要擔心互連中的引腳封裝延遲，特別是如果您在接收器處有很大的噪聲容限并且在更高的電壓（3.3. V 或 5 V）下工作。500 MHz 通常被視為數據速率的下限，超過該下限應包括引腳封裝延遲。超過此數據速率，信號重復率將小于 2 ns，信號上升時間將更快。這就產生了一種情況，即引腳封裝延遲與數據重復率和上升時間相當，并且信號可以通過簡單地通過鍵合線和元件焊盤而完全不同步。
通過延遲計算
就像集成電路中的引腳和鍵合線的情況一樣，過孔中的信號速度可能與沿其連接的跡線的信號速度不同，尤其是當您沿過孔的長度觀察時。為確保以高精度獲知信號速度，應通過實驗仔細表征過孔，或通過模擬進行理論表征。
通過過孔的信號速度取決于許多因素，包括焊盤與反焊盤的距離、通過電路板橫截面的纖維編織效應以及沿過孔長度的電鍍缺陷（特別是在高縱橫比過孔中）。在改變參考平面的同時進行層轉換的過孔也會在整個過孔長度上看到突然的阻抗和傳播延遲變化。如果我們考慮 1.57 毫米 FR4 板上的通孔，單向通孔延遲約為 10 ps（如果我們假設整個通孔的介電常數均勻）。在真正的通孔中，延遲會大不相同，這取決于穿過的層以及附近導體的存在（即，由于寄生電感和電容）。
這些通孔的電磁場模擬可以幫助您確定長度匹配過程中的偏斜
當您的布線工具包含 3D 電磁場求解器時，考慮過孔延遲和過孔阻抗是最容易的。雖然您可以手動計算通孔傳播延遲的變化（原則上），但除非您采用概率方法，否則您將無法考慮任何纖維編織效應。顯然，這是一項棘手的工作，需要正確的設計工具。
默認情況下，大多數具有長度匹配功能的 PCB 設計程序會將引腳封裝延遲設置為零長度或零時間。如果您從制造商處獲得組件模型，則特定組件的 IBIS 6 文檔應包括引腳封裝延遲。這將被指定為長度或時間。當您在原理圖中為每個組件引腳包含這些延遲時，您現在就擁有了在布線信號跡線時進行超精確長度調諧或延遲調諧所需的信息。
Altium Designer ? 中新改進的布線工具允許您直接從原理圖指定組件的引腳封裝延遲。您還可以使用 Simbeor 的尖端場解算器在長度調整期間考慮通孔延遲。該求解器內置于布線功能中，用于模擬跡線上的傳播延遲，然后用于跨多個信號網絡的長度匹配。您還將擁有一套完整的工具，用于為您的制造商構建原理圖、管理組件和準備可交付成果